Intel révèle des plans pour un billion

Intel a annoncé son intention de réaliser un processeur doté d'un billion de transistors d'ici 2030, ouvrant ainsi la voie à l'ère de l'Angström. Le géant du silicium a fait cette annonce lors du IEEE International Electron Devices Meeting, symboliquement à l'occasion du 75e anniversaire du transistor.

Le Component Research Group (CRG) d'Intel a soumis 9 articles pour mettre en évidence les diverses recherches et avancées réalisées par l'entreprise depuis la dernière réunion. Le groupe s'est spécifiquement concentré sur la fusion du silicium et du packaging en 2D et 3D, sur les progrès des composants ferroélectriques et sur l'amélioration de l'efficacité énergétique, contribuant ainsi à l'objectif d'un billion de transistors d'ici 2030.

Le CRG d'Intel a déjà été à l'origine de percées dans les portes FinFet, en silicium contraint et en métal Hi-K.

Parvenir à un processeur doté d'un billion de transistors d'ici 2030 serait une continuation réussie de la loi de Moore, dont on pense qu'elle atteint sa limite théorique. L’augmentation de la densité des transistors dans un monde qui s’appuie sur des capacités de traitement de plus en plus performantes est l’une des nombreuses stratégies permettant de répondre à la demande.

Dans cet article, nous passerons en revue quelques points forts de la présentation d'Intel à l'IEDM 2022.

L’un des développements clés présentés par le groupe est la densité accrue des interconnexions entre les chipsets au sein d’un emballage 3D quasi monolithique.

Lors de l'IEDM 2021, le groupe a présenté cette architecture présentant des lacunes de liaison de 10 µm. Lors de l'événement de 2022, le groupe a signalé une réduction réussie des écarts de liaison à 3 μm, ce qui a entraîné une densité d'interconnexion 10 fois supérieure.

Cette densité accrue offre également plus de flexibilité quant à la façon dont les chiplets supérieur et inférieur sont positionnés les uns par rapport aux autres, ainsi qu'au nombre de chiplets dans la pile.

L’aspect « quasi-monolithique » vient de l’idée que cette architecture de puce peut atteindre des performances similaires à une puce purement monolithique dans laquelle les interconnexions sont fabriquées au sein d’une seule puce.

Il semblerait que la présentation d'Intel sur le sujet suggère que leur emballage quasi-monolithique a un chemin vers le marché avec des matériaux et des processus de fabrication déjà définis.

La mémoire ferroélectrique (FeRAM) est un composant de mémoire de nouvelle génération doté de vitesses élevées, d'une grande capacité de stockage et d'une mémoire persistante similaire au FLASH non volatile. Il est composé d’une couche de transistor surmontée d’une couche de condensateur ferroélectrique.

Lors de l'IEDM 2022, le groupe Intel a fait une démonstration de sa mise en œuvre de la FeRAM 3D, qui serait la première démonstration réussie à ce jour.

La FeRAM a déjà été présentée comme une alternative possible à la RAM diélectrique, mais elle se heurte encore à des difficultés pour atteindre la même densité. La FeRAM 3D d'Intel a une architecture empilée verticalement, avec une couche logique et une couche mémoire superposées. Cela réduit la taille de la puce horizontale, améliore la densité de la mémoire ainsi que la vitesse, ce qui la rend plus compétitive en tant qu'alternative.

De plus, le groupe d'Intel a modélisé des dispositifs ferroélectriques basés sur Hafnia, capturant spécifiquement les interactions entre les transitions de phase, les phases mixtes et les défauts. Intel espère que ces recherches contribueront au développement de nouveaux dispositifs de mémoire ferroélectriques, ainsi que de transistors ferroélectriques.

Intel et son unité CRG semblent vouloir sérieusement respecter la loi de Moore et proposent des solutions créatives et innovantes pour soutenir leurs objectifs d'un billion de transistors. Leur présence à l’IEDM 2022 indique qu’ils attaquent le problème sous plusieurs angles.